【PMON 研究】【08】start.S 文件详解

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start.S 文件详解
龙芯相关 » PMON 研究 » start.S 文件详解
1

start.S文件在 /Targets/Bonito/Bonito 目录当中，是整个PMON代码的起点。我们首先研究它。

文件一开头是版权声明部分，然后是包括一些头文件，然后是一些宏定义，然后才是代码。

与CPU相关的一些宏定义有

1. 
   
2. /*
   
3. *   Register usage:
   
4. *
   
5. *    s0    link versus load offset, used to relocate absolute adresses.
   
6. *    s1    free
   
7. *    s2    memory size.
   
8. *    s3    free.
   
9. *    s4    Bonito base address.
   
10. *    s5    dbg.
    
11. *    s6    sdCfg.
    
12. *    s7    rasave.
    
13. *    s8    L3 Cache size.
    
14. */
    
15. 
    
16. #define tmpsize        s1
    
17. #define msize        s2
    
18. #define bonito        s4
    
19. #define dbg            s5
    
20. #define sdCfg        s6
    

复制代码

下面是程序的开头，不过并不生成实际的二进制数据，它告诉编译汇编器一些信息。

1. 
   
2. .set    noreorder
   
3.     .globl    _start
   
4.     .globl    start
   
5.     .globl    __main
   
6. 
   
7. _start:
   
8. start:
   
9.     .globl    stack
   
10.     stack = start - 0x4000         /* Place PMON stack below PMON start in RAM */
    
11. 
    
12. =====================
    
13. 解释：
    
14. .set noreorder
    
15. 是告诉汇编汇编器不要对后面的代码进行优化处理，比如重新排列执行代码。
    
16. 
    
17. .globl _start
    
18. .globl start
    
19. .globl __main
    
20. 这里，定义了三个全局符号。可以PMON代码中的任何地方引用它。
    
21. 
    
22. _start:
    
23. start:
    
24. .globl stack
    
25. stack = start - 0x4000 /* Place PMON stack below PMON start in RAM */
    
26. 在这里定义了子程序的名称 _start 和 start。并定义了堆栈的栈底 stack 值，在 start 以下 16K 处。
    
27. =====================
    

复制代码

下面是程序执行的第一条语句

1. 
   
2. /* NOTE!! Not more that 16 instructions here!!! Right now it's FULL! */
   
3.     mtc0    zero, COP_0_STATUS_REG
   
4.     mtc0    zero, COP_0_CAUSE_REG
   
5.     li    t0, SR_BOOT_EXC_VEC        /* Exception to Boostrap Location */                                
   
6.     mtc0    t0, COP_0_STATUS_REG
   
7.                                 /* SR's BEV bit is set so the CPU uses the ROM(kseg1) space exception entry point when reboot exception occurs
   
8.     la    sp, stack               
   
9.     la    gp, _gp               
   
10. 
    
11. =====================        
    
12. 解释：
    
13. 由于龙芯的地址空间决定，这里的代码不能超过 16 条指令，因为后面紧跟着的是中断向量的地址。（？？）
    
14. 
    
15. 接着，就把 CP0 的状态寄存器 COP_0_STATUS_REG 和 COP_0_CAUSE_REG 寄存器全部清空为0。
    
16. li t0, SR_BOOT_EXC_VEC
    
17. 接着设置状态寄存器的BEV位，这样就是让 CP0 运行在没有 TLB 的模式，并且一旦发生异常，就进入ROM 的 bfc00000 位置重启。
    
18. 
    
19. 后面两句主要设置引导程序的堆栈空间，
    
20. la sp, stack 是把栈底地址给 sp 寄存器，（现在有个疑问就是 pmon的栈是往上还是往下生长的？？）
    
21. la gp, _gp 是把编译器中的 _gp 全局地址给 gp 寄存器，这样做法是让全局变量可以作相对寄存器寻址。
    
22. 其中_gp是在连接脚本文件里定义的。
    
23. =====================
    

复制代码

1. 
   
2. bal    uncached
   
3. nop
   
4. bal    locate
   
5. nop   
   
6. 
   
7. uncached:
   
8. or      ra, UNCACHED_MEMORY_ADDR
   
9. j    ra
   
10. nop
    
11. 
    
12. =====================        
    
13. 解释：
    
14. 这段程序先进行一个无条件跳转连接指令，这样做的目的很明确就是想清空预取指令和流水线的指令。
    
15. 这样就跳到 uncached 这里运行。
    
16. 先来看看bal指令会做些什么事情，
    
17. 通常bal指令会算出跳转到的目的地址相对于PC寄存器的偏移量，
    
18. 然后把PC+8指令地址放到ra寄存器里，也就是把bal locate指令地址放到RA寄存器，以便可以返回。
    
19. 
    
20. 由于龙芯2E的加电时启动地址是 0xBFC0 0000，那么放在ra里的值就是 0xBFCO 0028（第8条指令）。
    
21. 后面
    
22. or ra, UNCACHED_MEMORY_ADDR，这里进行是与0xA000 00000的或运算，
    
23. 也就是说从ROM加载时，不会改变返回地址 ra 的值。
    
24. 写这句的目的主要是保证要从ROM中运行后面的一段程序，而不是从其它地址（RAM中）运行。
    
25. 所以接着就跳回来到 bal locate位置并执行 bal locate 指令，这样就跳到 locate 的位置执行程序了。
    
26. =====================
    

复制代码

在MIPS中，异常处理入口有两套，通过 CP0 的 STATUS 寄存器位 BEV 来决定，当 BEV=1 时，异常的入口地址为 0xBFC00000 开始的地址。而 BEV=0，异常地址为 0x80000000 开始的地址，所以PMON程序段开始处是一些异常的调入口，需要跳过这段空间，程序就是通过这个 bal 指令跳到后面的

2

下面是那段被跳过去的异常代码

1. 
   
2. /*
   
3. *  Reboot vector usable from outside pmon.
   
4. */
   
5.     /* started in aligned address by 2^8=256 Bytes, that is 0xbfc00000 + 0x100 = 0xbfc00100 */
   
6.     .align    8                        
   
7. ext_map_and_reboot:
   
8.     bal    CPU_TLBClear               
   
9.     nop
   
10. 
    
11.     li    a0, 0xc0000000
    
12.     li    a1, 0x40000000
    
13.     bal    CPU_TLBInit
    
14.     nop
    
15.     la    v0, tgt_reboot               
    
16.     la    v1, start                    
    
17.     subu    v0, v1                    
    
18.     lui    v1, 0xffc0                    
    
19.     addu    v0, v1
    
20.     jr    v0
    
21.     nop
    
22. 
    
23. /*
    
24. *  Exception vectors here for rom, before we are up and running. Catch
    
25. *  whatever comes up before we have a fully fledged exception handler.
    
26. */
    
27.     /* TLB refill exception */
    
28.     /* bfc00200, this code address is 0xbfc00200, 2^9 = 512 Bytes, it is a exception process function */
    
29.     .align    9            
    
30. 
    
31.     move    k0, ra            /* save ra */
    
32.     la    a0, v200_msg
    
33.     bal    stringserial
    
34.     nop
    
35.     b    exc_common
    
36. 
    
37.     .align    7            /* bfc00280 */
    
38.     move    k0, ra    #save ra
    
39.     la    a0, v280_msg
    
40.     bal    stringserial
    
41.     nop
    
42.     b    exc_common        // print the CP0 register's infomation
    
43. 
    
44. /* Cache error handler */
    
45.     .align    8            /* bfc00300 */
    
46.     PRINTSTR("\r\nPANIC! Unexpected Cache Error exception! ")
    
47.     mfc0    a0, COP_0_CACHE_ERR
    
48.     bal    hexserial
    
49.     nop
    
50.     b    exc_common
    
51. 
    
52. /* General exception handler */
    
53.     .align    7            /* bfc00380 */
    
54.     move    k0, ra    #save ra
    
55.     la    a0, v380_msg
    
56.     bal    stringserial
    
57.     nop
    
58.     b    exc_common
    
59. 
    
60.     .align    8            /* bfc00400 */
    
61.     move    k0, ra    #save ra
    
62.     la    a0, v400_msg
    
63.     bal    stringserial
    
64.     nop
    
65. 
    
66. /* when the exception occurs, do this code to present the CP0 register's content */
    
67. exc_common:
    
68.     PRINTSTR("\r\nCAUSE=")
    
69.     mfc0    a0, COP_0_CAUSE_REG
    
70.     bal    hexserial
    
71.     nop
    
72.     PRINTSTR("\r\nSTATUS=")
    
73.     mfc0    a0, COP_0_STATUS_REG
    
74.     bal    hexserial
    
75.     nop
    
76.     PRINTSTR("\r\nERRORPC=")
    
77.     mfc0    a0, COP_0_ERROR_PC
    
78.     bal    hexserial
    
79.     nop
    
80.     PRINTSTR("\r\nEPC=")
    
81.     mfc0    a0, COP_0_EXC_PC
    
82.     bal    hexserial
    
83.     nop
    
84.     PRINTSTR("\r\nBADVADDR=")
    
85.     mfc0    a0, COP_0_BAD_VADDR
    
86.     bal    hexserial
    
87.     nop
    
88.     PRINTSTR("\r\nRA=")
    
89.     move    a0, k0
    
90.     bal    hexserial
    
91.     nop
    
92. 
    
93. //    b    ext_map_and_reboot
    
94.     nop
    
95. 
    
96.     /* control the distribution of the code, here we insert a bank 256 Bytes. */
    
97.     .align 8   
    
98.         nop
    
99. 
    
100.     /* handler name table */
     
101.     .align 8
     
102.     .word read
     
103.     .word write
     
104.     .word open
     
105.     .word close
     
106.     .word nullfunction
     
107.     .word printf
     
108.     .word vsprintf
     
109.     .word nullfunction
     
110.     .word nullfunction
     
111.     .word getenv
     
112.     .word nullfunction
     
113.     .word nullfunction
     
114.     .word nullfunction
     
115.     .word nullfunction
     

复制代码

3

让我们看看 locate 标号之后的代码是些什么

1. 
   
2. /*
   
3. *  We get here from executing a bal to get the PC value of the current execute
   
4. *  location into ra. Check to see if we run from ROM or if this is ramloaded.
   
5. */
   
6. locate:
   
7.     la        s0, start               
   
8.     subu    s0, ra, s0               
   
9.     and        s0, 0xffff0000            
   
10. 
    
11.     li        t0, SR_BOOT_EXC_VEC
    
12.     mtc0    t0, COP_0_STATUS_REG
    
13.     mtc0    zero, COP_0_CAUSE_REG   
    
14. 
    
15.     .set noreorder
    
16.     /* the varible bonito is register s4, BONITO_REG_BASE is 0x1fe00000 */
    
17.      li        bonito, PHYS_TO_UNCACHED(BONITO_REG_BASE)  
    
18. 
    
19.     bal    1f   
    
20.     nop            /* now the value of ra is 0xbfc00xxx */
    
21. 
    
22.     /* bonito endianess */
    
23.     BONITO_BIC(BONITO_BONPONCFG, BONITO_BONPONCFG_CPUBIGEND)
    
24.     BONITO_BIC(BONITO_BONGENCFG, BONITO_BONGENCFG_BYTESWAP|BONITO_BONGENCFG_MSTRBYTESWAP)
    
25.     BONITO_BIS(BONITO_BONPONCFG, BONITO_BONPONCFG_IS_ARBITER)
    
26. 
    
27.     /*
    
28.      * In certain situations it is possible for the Bonito ASIC
    
29.      * to come up with the PCI registers uninitialised, so do them here
    
30.      */
    
31.     BONITO_INIT(BONITO_PCICLASS,(PCI_CLASS_BRIDGE << PCI_CLASS_SHIFT) | (PCI_SUBCLASS_BRIDGE_HOST << PCI_SUBCLASS_SHIFT))
    
32.     BONITO_INIT(BONITO_PCICMD, BONITO_PCICMD_PERR_CLR | BONITO_PCICMD_SERR_CLR | BONITO_PCICMD_MABORT_CLR | BONITO_PCICMD_MTABORT_CLR | BONITO_PCICMD_TABORT_CLR | BONITO_PCICMD_MPERR_CLR )
    
33.     //BONITO_INIT(BONITO_PCILTIMER, 0)
    
34.     BONITO_INIT(BONITO_PCILTIMER, 255)
    
35.     BONITO_INIT(BONITO_PCIBASE0, 0)
    
36.     BONITO_INIT(BONITO_PCIBASE1, 0)
    
37.     BONITO_INIT(BONITO_PCIBASE2, 0)
    
38.     BONITO_INIT(BONITO_PCIEXPRBASE, 0)
    
39.     BONITO_INIT(BONITO_PCIINT, 0)
    
40. 
    
41.     BONITO_BIS(BONITO_PCICMD, BONITO_PCICMD_PERRRESPEN)
    
42. 
    
43.     BONITO_BIS(BONITO_PCICMD, PCI_COMMAND_IO_ENABLE|PCI_COMMAND_MEM_ENABLE|PCI_COMMAND_MASTER_ENABLE)
    
44. 
    
45.     BONITO_BIC(BONITO_BONGENCFG, 0x80)  #½ûÖ¹iobc
    
46. 
    
47.     #BONITO_BIS(BONITO_BONGENCFG, BONITO_BONGENCFG_BUSERREN)
    
48. 
    
49.     /* Set debug mode */
    
50.     BONITO_BIS(BONITO_BONGENCFG, BONITO_BONGENCFG_DEBUGMODE)
    
51. 
    
52.     /******** added to init southbridge*/
    
53. #ifdef VGA_NOTEBOOK_V2
    
54.     ISA_BRMW_INIT(0,0x74,0xeb,0x0)
    
55.     ISA_BRMW_INIT(0,0x75,0xff,0x20)
    
56.     ISABWWR_INIT(4,0x48,0xb000)
    
57.     ISABBWR_INIT(4,0x41,0x80)
    
58. 
    
59.     RMW_INIT(MOD_W,(PCI_IO_SPACE+0xb04c),0xffffffdf,0x0)
    
60. #endif
    
61. 
    
62.     // SouthBridge settings
    
63. 
    
64.     /* Set the SMB base address */
    
65.     ISABWWR_INIT(4, SMBUS_IO_BASE_ADDR, SMBUS_IO_BASE_VALUE | 0x1)
    
66.     /* enable the host controller */
    
67.     ISABHWR_INIT(4, SMBUS_HOST_CONFIG_ADDR, SMBUS_HOST_CONFIG_ENABLE_BIT)
    
68.     /* enable the SMB IO ports */
    
69.     ISABBWR_INIT(4, PCI_COMMAND_STATUS_REG, PCI_COMMAND_IO_ENABLE)
    
70. 
    
71.     ISARD_INIT(CTC_PORT+PT_CONTROL)
    
72. 
    
73.     /* program i8254 ISA refresh counter */
    
74.     ISAWR_INIT(CTC_PORT+PT_CONTROL,PTCW_SC(PT_REFRESH)|PTCW_16B|PTCW_MODE(MODE_RG))
    
75.     ISAWR_INIT(CTC_PORT+PT_REFRESH, ISAREFRESH & 0xff)
    
76.     ISAWR_INIT(CTC_PORT+PT_REFRESH, ISAREFRESH >> 8)
    
77. 
    
78.     EXIT_INIT(0)
    
79. 
    
80. 1:   
    
81.     move a0, ra            /* now the value of ra is 0xbfc00xxx */
    
82. reginit:            
    
83.     lw    t3, Init_Op(a0)
    
84.     lw    t0, Init_A0(a0)        /* Init_A0 is 4 */
    
85.     and    t4, t3, OP_MASK        /* OP_MASK is 0x000000fc, to keep 4 bytes aligned */
    
86. 
    
87.     /*
    
88.      * EXIT(STATUS)
    
89.      */
    
90.     bne    t4, OP_EXIT, 8f        /* OP_EXIT is 0x00000000 */
    
91.     nop
    
92.     move v0, t0                /* now v0 is the content of 4 bytes offset from 0xbfc000xx */
    
93.     b    .done
    
94.     nop
    
95. 
    
96.     /*
    
97.      * DELAY(CYCLES)
    
98.      */
    
99. 8:    bne    t4, OP_DELAY, 8f    /* OP_DELAY is 0x00000008 */
    
100.     nop
     
101. 1:    bnez    t0,1b            /* t0 不等于 0就在这死循环 */
     
102.     subu    t0,1
     
103.     b    .next
     
104.     nop   
     
105. 
     
106.     /*  
     
107.      * READ(ADDR)
     
108.      */
     
109. 8:    bne    t4, OP_RD, 8f        /* OP_RD is 0x00000010 */
     
110.     nop
     
111.     and    t4, t3, MOD_MASK    /* MOD_MASK is 0x00000003 */
     
112. 
     
113.     bne    t4, MOD_B, 1f        /* MOD_B is 0x00000000 ??? why not 0x01 or 0x03 */
     
114.     nop
     
115.     lbu    t5, 0(t0)
     
116.     b    .next
     
117.     nop
     
118. 1:    bne    t4, MOD_H, 1f        /* MOD_H is 0x00000001 ??? why not 0x02 */
     
119.     nop
     
120.     lhu    t5, 0(t0)
     
121.     b    .next
     
122.     nop
     
123. 1:    bne    t4, MOD_W, 1f        /* MOD_H is 0x00000002 ??? why not 0x00 */
     
124.     nop
     
125. #if __mips64
     
126.     lwu    t5, 0(t0)
     
127. #else
     
128.     lw    t5, 0(t0)
     
129. #endif
     
130.     b    .next
     
131.     nop
     
132. 1:   
     
133. #if __mips64
     
134.     lw    t5,0(t0)
     
135.     b    .next
     
136.     nop
     
137. #else
     
138.     b    .fatal
     
139.     nop
     
140. #endif
     
141. 
     
142.     /*
     
143.      * WRITE(ADDR,VAL)
     
144.      */
     
145. 8:    bne    t4, OP_WR, 8f        /* OP_WR is 0x00000014 */
     
146.     nop
     
147.     lw    t1, Init_A1(a0)            /* Init_A1 is 8 */
     
148.     and    t4, t3, MOD_MASK    /* MOD_MASK is 0x00000003 */
     
149. 
     
150.     bne    t4, MOD_B, 1f
     
151.     nop
     
152.     sb    t1, 0(t0)
     
153.     b    .next
     
154.     nop
     
155. 1:    bne    t4,MOD_H,1f
     
156.     nop
     
157.     sh    t1,0(t0)
     
158.     b    .next
     
159.     nop
     
160. 1:    bne    t4,MOD_W,1f
     
161.     nop
     
162.     sw    t1,0(t0)
     
163.     b    .next
     
164.     nop
     
165. 
     
166. 1:   
     
167. #if __mips64
     
168.     sd    t1,0(t0)
     
169.     b    .next
     
170.     nop
     
171. #else
     
172.     b    .fatal
     
173.     nop
     
174. #endif
     
175. 
     
176.     /*
     
177.      * RMW(ADDR,AND,OR)
     
178.      */
     
179. 8:    bne    t4,OP_RMW,8f
     
180.     nop
     
181.     lw    t1,Init_A1(a0)
     
182.     lw    t2,Init_A2(a0)
     
183.     and    t4,t3,MOD_MASK
     
184. 
     
185.     bne    t4,MOD_B,1f
     
186.     nop
     
187.     lbu    t4,0(t0)
     
188.     and    t4,t1
     
189.     or    t4,t2
     
190.     sb    t4,0(t0)
     
191.     b    .next
     
192.     nop
     
193. 1:    bne    t4,MOD_H,1f
     
194.     nop
     
195.     lhu    t4,0(t0)
     
196.     and    t4,t1
     
197.     or    t4,t2
     
198.     sh    t4,0(t0)
     
199.     b    .next
     
200.     nop
     
201. 1:    bne    t4,MOD_W,1f
     
202.     nop
     
203.     lw    t4,0(t0)
     
204.     and    t4,t1
     
205.     or    t4,t2
     
206.     sw    t4,0(t0)
     
207.     b    .next
     
208.     nop
     
209. 
     
210. 1:        
     
211. #if __mips64
     
212.     ld    t4,0(t0)
     
213.     and    t4,t1
     
214.     or    t4,t2
     
215.     sd    t4,0(t0)
     
216.     b    .next
     
217.     nop
     
218. #else   
     
219.     b    .fatal
     
220.     nop
     
221. #endif
     
222. 
     
223.     /*
     
224.      * WAIT(ADDR,MASK,VAL)
     
225.      */
     
226. 8:    bne    t4,OP_WAIT,8f
     
227.     nop
     
228.     lw    t1,Init_A1(a0)
     
229.     lw    t2,Init_A2(a0)
     
230.     and    t4,t3,MOD_MASK
     
231. 
     
232.     bne    t4,MOD_B,1f
     
233.     nop
     
234. 3:    lbu    t4,0(t0)
     
235.     and    t4,t1
     
236.     bne    t4,t2,3b
     
237.     nop
     
238.     b    .next
     
239.     nop
     
240. 1:    bne    t4,MOD_H,1f
     
241.     nop
     
242. 3:    lhu    t4,0(t0)
     
243.     and    t4,t1
     
244.     bne    t4,t2,3b
     
245.     nop
     
246.     b    .next
     
247.     nop
     
248. 1:    bne    t4,MOD_W,1f
     
249.     nop
     
250. 3:    lw    t4,0(t0)
     
251.     and    t4,t1
     
252.     bne    t4,t2,3b
     
253.     nop
     
254.     b    .next
     
255.     nop
     
256. 1:        
     
257. #if __mips64
     
258. 3:    ld    t4,0(t0)
     
259.     and    t4,t1
     
260.     bne    t4,t2,3b
     
261.     nop
     
262.     b    .next
     
263.     nop
     
264. #else   
     
265.     b    .fatal   
     
266.     nop
     
267. #endif
     
268. 
     
269. .next:   
     
270.     addu    a0, Init_Size        /* Init_Size is 16 */
     
271.     b    reginit                /* a big repeatation */
     
272.     nop   
     
273. 
     
274. 8:
     
275. .fatal:   
     
276.     b .done
     
277.     nop
     
278. 
     
279.     bal stuck                /* these two sentences seem been ignored */
     
280.     nop
     
281. 
     
282. =====================        
     
283. 解释：
     
284. locate:
     
285.     la        s0, start               
     
286.     subu    s0, ra, s0               
     
287.     and        s0, 0xffff0000        
     
288. 此时，ra 中的地址值是前面 uncached 标号的地址，第二句作用是计算前面跳转时已运行过的代码的长度，最后一句把零头截掉。
     
289. 这段代码是为了访问数据，因为这段汇编在Rom执行，而编译出来的数据段在 0x8002xxxx，
     
290. 为了能够访问数据段的数据，需要进行一个地址的修正，s0 正是起到这种修正的目的。
     
291. 
     
292.     li        t0, SR_BOOT_EXC_VEC
     
293.     mtc0    t0, COP_0_STATUS_REG
     
294.     mtc0    zero, COP_0_CAUSE_REG   
     
295. 为保险起见，再清理一遍配置寄存器
     
296. 
     
297.     .set noreorder
     
298.     /* the varible bonito is register s4, BONITO_REG_BASE is 0x1fe00000 */
     
299.      li        bonito, PHYS_TO_UNCACHED(BONITO_REG_BASE)  
     
300. 
     
301.     bal    1f   
     
302.     nop            /* now the value of ra is 0xbfc00xxx */
     
303. 将 BONITO_REG_BASE 的物理地址值保存到 s4 寄存器
     
304. （通过映射到未经缓存的地址空间里，龙芯 CPU 访问外部空间，只能用映射后的地址），
     
305. 然后跳转到后面1标号处执行。
     
306. 
     
307. 1:    move a0, ra        /* now the value of ra is 0xbfc00xxx */
     
308. reginit:            /* local name */
     
309.     lw    t3, Init_Op(a0)
     
310.     lw    t0, Init_A0(a0)        // Init_A0 is 4
     
311.     and    t4, t3, OP_MASK        // OP_MASK is 0x000000fc, to keep 4 bytes aligned
     
312. 在1标号的地方，取跳转时压入的RA寄存器的值，然后通过寄存器相对寻址的方式，取得跳转指令后面保存的参数，并保存到t3, t0寄存器。
     
313. 
     
314. 上句说的就是这些参数
     
315.     /* bonito endianess */
     
316.     BONITO_BIC(BONITO_BONPONCFG, BONITO_BONPONCFG_CPUBIGEND)
     
317.     BONITO_BIC(BONITO_BONGENCFG, BONITO_BONGENCFG_BYTESWAP|BONITO_BONGENCFG_MSTRBYTESWAP)
     
318.     BONITO_BIS(BONITO_BONPONCFG, BONITO_BONPONCFG_IS_ARBITER)
     
319. 
     
320.     /*
     
321.      * In certain situations it is possible for the Bonito ASIC
     
322.      * to come up with the PCI registers uninitialised, so do them here
     
323.      */
     
324.     BONITO_INIT(BONITO_PCICLASS,(PCI_CLASS_BRIDGE << PCI_CLASS_SHIFT) | (PCI_SUBCLASS_BRIDGE_HOST << PCI_SUBCLASS_SHIFT))
     
325.     BONITO_INIT(BONITO_PCICMD, BONITO_PCICMD_PERR_CLR | BONITO_PCICMD_SERR_CLR | BONITO_PCICMD_MABORT_CLR | BONITO_PCICMD_MTABORT_CLR | BONITO_PCICMD_TABORT_CLR | BONITO_PCICMD_MPERR_CLR )
     
326.     //BONITO_INIT(BONITO_PCILTIMER, 0)
     
327.     BONITO_INIT(BONITO_PCILTIMER, 255)
     
328.     BONITO_INIT(BONITO_PCIBASE0, 0)
     
329.     BONITO_INIT(BONITO_PCIBASE1, 0)
     
330.     BONITO_INIT(BONITO_PCIBASE2, 0)
     
331.     BONITO_INIT(BONITO_PCIEXPRBASE, 0)
     
332.     BONITO_INIT(BONITO_PCIINT, 0)
     
333. 
     
334.     BONITO_BIS(BONITO_PCICMD, BONITO_PCICMD_PERRRESPEN)
     
335. 
     
336.     BONITO_BIS(BONITO_PCICMD, PCI_COMMAND_IO_ENABLE|PCI_COMMAND_MEM_ENABLE|PCI_COMMAND_MASTER_ENABLE)
     
337. 
     
338.     BONITO_BIC(BONITO_BONGENCFG, 0x80)  #½ûÖ¹iobc
     
339. 
     
340.     #BONITO_BIS(BONITO_BONGENCFG, BONITO_BONGENCFG_BUSERREN)
     
341. 
     
342.     /* Set debug mode */
     
343.     BONITO_BIS(BONITO_BONGENCFG, BONITO_BONGENCFG_DEBUGMODE)
     
344. 
     
345.     /******** added to init southbridge*/
     
346. #ifdef VGA_NOTEBOOK_V2
     
347.     ISA_BRMW_INIT(0,0x74,0xeb,0x0)
     
348.     ISA_BRMW_INIT(0,0x75,0xff,0x20)
     
349.     ISABWWR_INIT(4,0x48,0xb000)
     
350.     ISABBWR_INIT(4,0x41,0x80)
     
351. 
     
352.     RMW_INIT(MOD_W,(PCI_IO_SPACE+0xb04c),0xffffffdf,0x0)
     
353. #endif
     
354. 
     
355.     // SouthBridge settings
     
356. 
     
357.     /* Set the SMB base address */
     
358.     ISABWWR_INIT(4, SMBUS_IO_BASE_ADDR, SMBUS_IO_BASE_VALUE | 0x1)
     
359.     /* enable the host controller */
     
360.     ISABHWR_INIT(4, SMBUS_HOST_CONFIG_ADDR, SMBUS_HOST_CONFIG_ENABLE_BIT)
     
361.     /* enable the SMB IO ports */
     
362.     ISABBWR_INIT(4, PCI_COMMAND_STATUS_REG, PCI_COMMAND_IO_ENABLE)
     
363. 
     
364.     ISARD_INIT(CTC_PORT+PT_CONTROL)
     
365. 
     
366.     /* program i8254 ISA refresh counter */
     
367.     ISAWR_INIT(CTC_PORT+PT_CONTROL,PTCW_SC(PT_REFRESH)|PTCW_16B|PTCW_MODE(MODE_RG))
     
368.     ISAWR_INIT(CTC_PORT+PT_REFRESH, ISAREFRESH & 0xff)
     
369.     ISAWR_INIT(CTC_PORT+PT_REFRESH, ISAREFRESH >> 8)
     
370. 
     
371.         EXIT_INIT(0)
     
372. 这些宏实际上不是语句，看定义后就知道它们只是定义了一些数据参数，在ROM中占据了一定的长度。
     
373. 
     
374.     /*
     
375.      * EXIT(STATUS)
     
376.      */
     
377.     bne    t4, OP_EXIT, 8f        // OP_EXIT is 0x00000000
     
378.     nop
     
379.     move v0, t0                // now v0 is the content of 4 bytes offset from 0xbfc000xx
     
380.     b    .done
     
381.     nop
     
382. 接着就运行
     
383. bne t4, OP_EXIT, 8f
     
384. 这句了，在这里做是否初始化寄存器完成的判断，如果没有完成，就会跳到后面8标号处运行，然后经历一系列的设置（后面接着的那片代码）
     
385. DELAY(CYCLES)
     
386. READ(ADDR)
     
387. WRITE(ADDR,VAL) RMW(ADDR,AND,OR)
     
388. WAIT(ADDR,MASK,VAL)
     
389. 后，直到 OP_EXIT 标志出现，才退出这个设置循环。看到前面有一行 EXIT_INIT（0），表示那个参数数据段结束了，它的宏定义如下：
     
390. #define EXIT_INIT(status) .word OP_EXIT, (status); .word 0,0
     
391. 所以在最后一项的数据记录被读取后，总是能退出这个初始化循环的，接着就会跳到.done这个标号里运行。
     
392. 
     
393. 不过，这段代码到底是要设置什么？由DELAY，READ，WRITE，RMW，WAIT 这些符号所标示的代码段实现其相应的功能没有？我还不清楚。
     

复制代码

8

1. 
   
2. la    s0, start            
   
3. subu    s0, ra, s0
   
4. and    s0, 0xffff0000
   
5. 
   
6. 这段代码是为了访问数据，因为这段汇编在Rom执行，而编译出来的数据段在0x8002xxxx,为了能够访问数据段的数据，需要进行一个地址的修正，s0这是起到这种修正的目的。
   

复制代码

1. 
   
2. la      v0, initmips
   
3. jalr    v0
   
4. nop
   
5. 
   
6. 从此代码便到内存中间去了,从这开始因为可以读写内存,所以有了栈,故可以用C的代码了,所以以后的程序便是C代码了.
   

复制代码

4

1. 
   
2. 接着看下面一段代码
   
3. 
   
4. .done:   
   
5.     bal superio_init        /* initialize the southbridge config register */
   
6.     nop
   
7. 
   
8.     bal    initserial            /* initialize the output of serial port, after this step */
   
9.     nop                        /* pmon can output some infomations from COM port*/
   
10. 
    
11.     PRINTSTR("\r\nPMON2000 MIPS Initializing. Standby...\r\n")
    
12. 
    
13.     /* begin to check some config registers on CP0 */
    
14.     PRINTSTR("ERRORPC=")
    
15.     mfc0    a0, COP_0_ERROR_PC
    
16.     bal    hexserial
    
17.     nop
    
18. 
    
19.     PRINTSTR(" CONFIG=")
    
20.     mfc0    a0, COP_0_CONFIG
    
21.     bal    hexserial
    
22.     nop
    
23.     PRINTSTR("\r\n")
    
24. 
    
25.     PRINTSTR(" PRID=")
    
26.     mfc0    a0, COP_0_PRID
    
27.     bal    hexserial
    
28.     nop
    
29.     PRINTSTR("\r\n")
    
30. 
    
31. =====================
    
32. 解释：
    
33. 在这段程序里，主要做了两件大事情，一是初始化南桥芯片VIA686B，一是初始化串口输出。
    
34. 初始化VIA686B是调用子函数superio_init 实现的。初始化串口是调用子函数initserial实现的。
    
35. 为了尽快地从串口输出调试信息，所以要先初始化VIA686B芯片，才能输出信息出来。
    
36. 由于 VIA686B芯片包括所有外面接口的功能，比如串口， PS2，USB，并口，还有软盘等等。
    
37. 只要能从串口输出字符，就已经是成功的第一步了。
    
38. 在嵌入式的软件开发中，调试软件是最难的，只能根据芯片的管脚电平，或者串口发些调信息出来。
    
39. 使用管脚调试，最简单的办法，就是加一个指示灯，这也叫“点灯大法”。
    
40. 只要串口能输出字符串后，使用串口调试就成为基本的方法了。
    
41. 后面，输出三个CP0寄存器的值，第一个寄存器是出错信息，第二个寄存器是CP0配置信息，第三个寄存器是CP0处理器的ID信息。
    
42. =====================
    

复制代码

5

下面一段代码从内存条上的SPD（eeprom）中读取内存参数，并且初始化内存窗口。这段代码放到另一篇文章中专门讲解吧。这里就不多说了。

1. 
   
2. /*
   
3.      * Now determine DRAM configuration and size by
   
4.      * reading the I2C EEROM (SPD) on the DIMMS (DDR)
   
5.      */
   
6.     PRINTSTR("DIMM read\r\n")
   
7. 
   
8.     /* only one memory slot, slave address is 10100001b */
   
9.     li  a1, 0x0
   
10. 1:
    
11.     li    a0, 0xa1    /* a0: slave address, a1: reg index to read */
    
12.     bal    i2cread
    
13.     nop
    
14. 
    
15.         /* save a1 */
    
16.     move t1, a1
    
17. 
    
18.     /* print */
    
19.     move a0, v0
    
20.     bal  hexserial
    
21.     nop
    
22. 
    
23.     PRINTSTR("\r\n")   
    
24. 
    
25.         /* restore a1 */
    
26.     move  a1,t1
    
27.     addiu a1,a1,1
    
28.     li   v0, 0x20
    
29.     bleu  a1, v0, 1b        /* repeat for 32 times */
    
30.     nop
    
31. 
    
32.     li    msize, 0            /* msize is register s2 */
    
33.     /* set some parameters for DDR333
    
34.         rank number and DDR type field will be filled later
    
35.         to check: fix TCAS?
    
36.     */
    
37.     li    sdCfg, 0x341043df        /* sdCfg is register s6 */
    
38. 
    
39.     /* read DIMM memory type (must be DDRAM) */
    
40. #if 0
    
41.     li    a0,0xa1
    
42.     li    a1,2
    
43.     bal    i2cread
    
44.     nop
    
45.     bne    v0,7,.nodimm
    
46.     nop
    
47.     PRINTSTR("read memory type\r\n")
    
48. #endif
    
49. 
    
50.     /* read DIMM number of rows */
    
51.     li    a0, 0xa1
    
52.     li    a1, 3
    
53.     bal    i2cread
    
54.     nop   
    
55.     move    a0, v0        // v0 is the return value register
    
56.     subu    v0, 12
    
57.     move    s1, v0        // save for later use
    
58. 
    
59.     bgtu    v0, 2, .nodimm        // if v0 > 2 then jump to .nodimm
    
60.     nop
    
61.     PRINTSTR("read number of rows\r\n")
    
62. 
    
63. 2:    /* read DIMM number of cols */
    
64.     li    a0, 0xa1
    
65.     li    a1, 4
    
66.     bal    i2cread
    
67.     nop
    
68. 
    
69.     subu    v0, 8                // v0 saved the return value
    
70.     bgtu    v0, 4, .nodimm
    
71.     nop
    
72. 
    
73.     // read and check ddr type, the combination of t1 and v0 represents a ddr type
    
74.     move    t1, s1
    
75.     bne    t1, 0, 10f
    
76.     nop
    
77.     bne    v0, 2, 20f
    
78.     nop
    
79.     li    v0, 0
    
80.     b    .ddrtype
    
81.     nop
    
82. 20:    bne    v0, 1, 21f
    
83.     nop
    
84.     li    v0, 1
    
85.     b    .ddrtype
    
86.     nop
    
87. 21:    bne    v0, 0, 22f
    
88.     nop
    
89.     li    v0, 2
    
90.     b    .ddrtype
    
91.     nop
    
92. 22:    bne    v0, 3, 33f
    
93.     nop
    
94.     li    v0, 3
    
95.     b    .ddrtype
    
96.     nop
    
97. 10:    bne    t1, 1, 11f
    
98.     nop
    
99.     bne    v0, 3, 20f
    
100.     nop
     
101.     li    v0, 4
     
102.     b    .ddrtype
     
103.     nop
     
104. 20:    bne    v0, 2, 21f
     
105.     nop
     
106.     li    v0, 5
     
107.     b    .ddrtype
     
108.     nop
     
109. 21:    bne    v0, 1, 22f
     
110.     nop
     
111.     li    v0, 6
     
112.     b    .ddrtype
     
113.     nop
     
114. 22:    bne    v0, 4, 33f
     
115.     nop
     
116.     li    v0, 7
     
117.     b    .ddrtype
     
118.     nop
     
119. 11:    bne    t1, 2, 33f
     
120.     nop
     
121.     bne    v0, 4, 20f
     
122.     nop
     
123.     li    v0, 8
     
124.     b    .ddrtype
     
125.     nop
     
126. 20:    bne    v0, 3, 21f
     
127.     nop
     
128.     li    v0, 9
     
129.     b    .ddrtype
     
130.     nop
     
131. 21:    bne    v0, 2, 33f
     
132.     nop
     
133.     li    v0, 10
     
134.     b    .ddrtype
     
135.     nop
     
136. 33:    PRINTSTR("DDR type not supported!\r\n");
     
137. 34:    b    34b
     
138.     nop
     
139. 
     
140. .ddrtype:
     
141.     #bit 25:22 is DDR type field
     
142.     sll    v0, 22
     
143.     and    v0, 0x03c00000
     
144.     or    sdCfg, v0
     
145. 
     
146.     /* read DIMM memory size per side */
     
147.     li    a0, 0xa1
     
148.     li    a1, 31
     
149.     bal    i2cread
     
150.     nop
     
151.     beqz    v0,.nodimm
     
152.     nop
     
153.     sll    tmpsize,v0,22        # multiply by 4M
     
154.     PRINTSTR("read memory size per side\r\n")
     
155. 
     
156. 2:    /* read DIMM number of blocks-per-ddrram */
     
157.     li    a1,17
     
158.     bal    i2cread
     
159.     nop
     
160.     beq    v0,2,2f
     
161.     nop
     
162.     bne    v0,4,.nodimm
     
163.     nop
     
164.     PRINTSTR("read blocks per ddrram\r\n")
     
165. 
     
166. 2:    /* read DIMM number of sides (banks) */
     
167.     li    a1,5
     
168.     bal    i2cread
     
169.     nop
     
170.     beq    v0,1,2f
     
171.     nop
     
172.     bne    v0,2,.nodimm
     
173.     nop
     
174.     sll    tmpsize,1    # msize *= 2   
     
175.     or  sdCfg, 0x1<<27
     
176.     PRINTSTR("read number of sides\r\n")
     
177. 
     
178. 2:    /* read DIMM width */
     
179.     li    a1,6
     
180.     bal    i2cread
     
181.     nop
     
182.     bleu    v0,36,2f
     
183.     nop
     
184.     bgtu    v0,72,.nodimm
     
185.     nop
     
186.     PRINTSTR("read width\r\n")
     
187. 
     
188. 2:    addu    msize,tmpsize
     
189.     b    2f
     
190.     nop   
     
191. 
     
192. .nodimm:
     
193.     move    dbg,a0        // dbg is s5
     
194.     PRINTSTR ("\r\nNo DIMM in slot ")
     
195.     move    a0,dbg
     
196.     bal    hexserial
     
197.     nop
     
198.     PRINTSTR("\r\n")
     
199.     move    a0,dbg
     
200.     #li  msize,0x10000000
     
201.     #li    sdCfg,0x3d9043df    #~133MHz
     
202.     li  msize,0x20000000
     
203.     li    sdCfg,0x3d5043df     #~133MHz
     
204. 
     
205. 2:
     
206.     PRINTSTR("DIMM SIZE=")
     
207.     move    a0,msize
     
208.     bal    hexserial
     
209.     nop
     
210.     PRINTSTR("\r\n")
     
211. 
     
212.     li    t0, 0xbff00008
     
213.     sd    sdCfg, 0(t0)
     
214.     nop
     
215.     nop
     
216. 
     
217.     /* (uint32_t *)0xbfe00040 = 0x80000000
     
218.      * means only address below 1G will be sent to CPU
     
219.      */
     
220.     lui    t0, 0xbfe0
     
221.     li    t1, 0x80000000
     
222.     sw    t1, 0x40(t0)
     
223.     nop
     
224. 
     
225.     #### gx 2006-03-17: mode ####
     
226.     #li    t1,0x20
     
227.     li    t1,0x28
     
228.     li    t0, 0xbff00000
     
229.     sd    t1,0(t0)
     
230.     nop
     
231.     li    t1,0x0
     
232.     li    t0, 0xbff00000
     
233.     sd    t1,0x30(t0)
     
234.     nop
     
235. 
     
236.     ##fixed base address reg##
     
237.     sd    zero, 0x10(t0)
     
238.     nop
     
239.     lui    t1,0x2000
     
240.     sd    t1,0x20(t0)
     
241.     nop
     
242. 
     
243.     li      t1, 0x10000000
     
244.         blt     msize, t1, 1f
     
245.     nop
     
246. 
     
247.     ####bigger than 256MB####
     
248.     sd    t1, 0x18(t0)
     
249.     nop
     
250.     move    a0, msize
     
251.     subu    a0, t1
     
252.     nop
     
253.     nop
     
254.     nop
     
255.     sd    a0, 0x28(t0)
     
256.     nop
     
257.     b    2f
     
258. 
     
259. 1:
     
260.     nop
     
261.     nop
     
262.     sd    msize, 0x18(t0)
     
263.     nop
     
264.     nop
     
265.     nop
     
266.     sd    zero, 0x28(t0)
     
267.     nop
     
268.     nop
     
269.     nop
     
270. 
     
271. 2:
     
272.     PRINTSTR("sdcfg=");
     
273.     move    a0,sdCfg
     
274.     bal    hexserial
     
275.     nop
     
276.     PRINTSTR("\r\n");
     
277.     PRINTSTR("msize=");
     
278.     move    a0,msize
     
279.     bal    hexserial
     
280.     nop
     
281.     PRINTSTR("\r\n")
     
282. 
     
283. skipdimm:
     
284. 
     
285.     li    t1,0        # accumulate pcimembasecfg settings
     
286. 
     
287.     /* set bar0 mask and translation to point to SDRAM */
     
288.     sub    t0,msize,1
     
289.     not    t0
     
290.     srl    t0,BONITO_PCIMEMBASECFG_ASHIFT-BONITO_PCIMEMBASECFG_MEMBASE0_MASK_SHIFT
     
291.     and    t0,BONITO_PCIMEMBASECFG_MEMBASE0_MASK
     
292.     or    t1,t0
     
293. 
     
294.     li    t0,0x00000000
     
295.     srl    t0,BONITO_PCIMEMBASECFG_ASHIFT-BONITO_PCIMEMBASECFG_MEMBASE0_TRANS_SHIFT
     
296.     and    t0,BONITO_PCIMEMBASECFG_MEMBASE0_TRANS
     
297.     or    t1,t0
     
298.     or    t1,BONITO_PCIMEMBASECFG_MEMBASE0_CACHED
     
299. 
     
300.     /* set bar1 to minimum size to conserve PCI space */
     
301.     li    t0, ~0
     
302.     srl    t0,BONITO_PCIMEMBASECFG_ASHIFT-BONITO_PCIMEMBASECFG_MEMBASE1_MASK_SHIFT
     
303.     and    t0,BONITO_PCIMEMBASECFG_MEMBASE1_MASK
     
304.     or    t1,t0
     
305. 
     
306.     li    t0,0x00000000
     
307.     srl    t0,BONITO_PCIMEMBASECFG_ASHIFT-BONITO_PCIMEMBASECFG_MEMBASE1_TRANS_SHIFT
     
308.     and    t0,BONITO_PCIMEMBASECFG_MEMBASE1_TRANS
     
309.     or    t1,t0
     
310.     or    t1,BONITO_PCIMEMBASECFG_MEMBASE1_CACHED
     
311. 
     
312.     sw    t1,BONITO_PCIMEMBASECFG(bonito)
     
313. 
     
314.     /* enable configuration cycles now */
     
315.     lw    t0,BONITO_BONPONCFG(bonito)
     
316.     and    t0,~BONITO_BONPONCFG_CONFIG_DIS
     
317.     sw    t0,BONITO_BONPONCFG(bonito)
     
318. 
     
319.     PRINTSTR("Init SDRAM Done!\r\n");
     

复制代码

6

下面这段是缓存配置的代码

1. 
   
2. /*
   
3. *  Reset and initialize caches to a known state.
   
4. */
   
5. #define IndexStoreTagI    0x08
   
6. #define IndexStoreTagD    0x09
   
7. #define IndexStoreTagS    0x0b
   
8. #define IndexStoreTagT    0x0a
   
9. #define FillI        0x14
   
10. 
    
11. /*
    
12. *  caches config register bits.
    
13. */
    
14. #define CF_7_SE         (1 << 3)        /* Secondary cache enable */
    
15. #define CF_7_SC         (1 << 31)       /* Secondary cache not present */
    
16. #define CF_7_TE         (1 << 12)       /* Tertiary cache enable */
    
17. #define CF_7_TC         (1 << 17)       /* Tertiary cache not present */
    
18. #define CF_7_TS         (3 << 20)       /* Tertiary cache size */
    
19. #define CF_7_TS_AL      20              /* Shift to align */
    
20. #define NOP8 nop;nop;nop;nop;nop;nop;nop;nop
    
21. do_caches:
    
22.     TTYDBG("Sizing caches...\r\n");
    
23. 
    
24.     mfc0    t3, COP_0_CONFIG    /* t3 = original config */
    
25.     and    t3, 0xffffeff0        /* Make sure coherency is OK */
    
26. 
    
27.     and    t3, ~(CF_7_TE|CF_7_SE|CF_7_TC|CF_7_SC)  /* disable L2/L3 cache */
    
28.     mtc0    t3, COP_0_CONFIG
    
29. 
    
30.     li    t2, 4096
    
31. 
    
32.     srl    t1, t3, 9
    
33.     and    t1, 3
    
34.     sllv    s3, t2, t1        /* s3 = I cache size */
    
35. 
    
36. #ifdef CONFIG_CACHE_64K_4WAY
    
37.         sll     s3,2
    
38. #endif
    
39. 
    
40.     and    t1, t3, 0x20
    
41.     srl    t1, t1, 1
    
42.     addu    s4, t1, 16        /* s4 = I cache line size */
    
43. 
    
44.     srl    t1, t3, 6
    
45.     and    t1, 3
    
46.     sllv    s5, t2, t1        /* s5 = D cache size */
    
47. 
    
48. #ifdef CONFIG_CACHE_64K_4WAY
    
49.         sll     s5,2
    
50. #endif
    
51. 
    
52.     and    t1, t3, 0x10
    
53.     addu    s6, t1, 16        /* s6 = D cache line size */
    
54.     TTYDBG("Init caches...\r\n")
    
55. 
    
56.     li    s7, 0                   /* no L2 cache */
    
57.     li    s8, 0                   /* no L3 cache */
    
58. 
    
59. #if 0
    
60.         mfc0    a0, COP_0_PRID
    
61.         li      a1, 0x6301
    
62.         bne     a0,a1,1f
    
63.         nop
    
64. #endif
    
65.     TTYDBG("godson2 caches found\r\n")
    
66.         bal     godson2_cache_init
    
67.         nop
    
68. #####xuhua########open cp1
    
69. #if 1
    
70.         mfc0   t0,COP_0_STATUS_REG
    
71.           and    t0,0xdbffffff
    
72.          or     t0,t0,0x24000000
    
73.         mtc0   t0,COP_0_STATUS_REG
    
74. #endif
    
75. #################
    
76. 
    
77.     /* close L2 cache */
    
78.     li      a0, 0xbfe00164
    
79.         sw      zero, 0(a0);
    
80. 
    
81.         mfc0   a0,COP_0_CONFIG
    
82.         and    a0,a0,~((1<<12) | 3)
    
83.     or     a0,a0,2
    
84.         mtc0   a0,COP_0_CONFIG
    
85. 
    
86. #ifdef DEBUG_LOCORE
    
87.     TTYDBG("Init caches done, cfg = ")
    
88.     mfc0    a0, COP_0_CONFIG
    
89.     bal    hexserial
    
90.     nop
    
91.     TTYDBG("\r\n\r\n")
    
92. #endif
    

复制代码

7

下面这段代码是把PMON自身从ROM中拷贝到RAM中去

1. 
   
2. // copy self code segment
   
3.     TTYDBG("Copy PMON to execute location...\r\n")
   
4. #ifdef DEBUG_LOCORE
   
5.     TTYDBG("  start = 0x")
   
6.     la    a0, start
   
7.     bal    hexserial
   
8.     nop
   
9.     TTYDBG("\r\n  s0 = 0x")
   
10.     move    a0, s0
    
11.     bal    hexserial
    
12.     nop
    
13.     TTYDBG("\r\n")
    
14. #endif
    
15.     la    a0, start
    
16.     li    a1, 0xbfc00000
    
17.     la    a2, _edata
    
18.         or      a0, 0xa0000000
    
19.         or      a2, 0xa0000000
    
20.     subu    t1, a2, a0
    
21.     srl    t1, t1, 2
    
22. 
    
23.     move    t0, a0
    
24.     move    t1, a1
    
25.     move    t2, a2
    
26. 
    
27.     /* copy text section */
    
28. 
    
29. 1:    and    t3,t0,0x0000ffff
    
30.     bnez    t3,2f
    
31.     nop
    
32.     move    a0,t0
    
33.     bal    hexserial
    
34.     nop
    
35.     li    a0,'\r'
    
36.     bal     tgt_putchar
    
37.     nop
    
38. 2:    lw    t3, 0(t1)
    
39.     nop
    
40.     sw    t3, 0(t0)
    
41.     addu    t0, 4
    
42.     addu    t1, 4
    
43.     bne    t2, t0, 1b
    
44.     nop
    
45. 
    
46.     PRINTSTR("\ncopy text section done.\r\n")
    
47. 
    
48.     /* Clear BSS */
    
49.     la    a0, _edata
    
50.     la    a2, _end
    
51. 2:    sw    zero, 0(a0)
    
52.     bne    a2, a0, 2b
    
53.     addu    a0, 4
    
54. 
    
55.     TTYDBG("Copy PMON to execute location done.\r\n")
    

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@@@

下面这段代码从汇编世界跳到C世界中去了。

1. 
   
2. TTYDBG("sp=");
   
3.     move a0, sp
   
4.     bal    hexserial
   
5.     nop
   
6. 
   
7. #if 1
   
8.         mfc0   a0,COP_0_CONFIG
   
9.         and    a0,a0,0xfffffff8
   
10.         or     a0,a0,0x3
    
11.         mtc0   a0,COP_0_CONFIG
    
12. #endif
    
13. 
    
14.     li    a0, 4096*1024
    
15.     sw    a0, CpuTertiaryCacheSize /* Set L3 cache size */
    
16.     move    a0,msize
    
17.     srl    a0,20
    
18. 
    
19.         /* pass pointer to kseg1 tgt_putchar */
    
20.         la  a1, tgt_putchar
    
21.     addu a1,a1,s0            // la    s0,start
    
22.                             // subu    s0,ra,s0            ??? ra is the returning address
    
23.                             // and    s0,0xffff0000        ??? now what does s0 mean?
    
24. 
    
25.         la  a2, stringserial
    
26.     addu a2,a2,s0
    
27. 
    
28.     la    v0, initmips        // further ENTRY of PMON
    
29.     jalr    v0
    
30.     nop
    

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